美国SRS DG645数字延时/脉冲发生器 1万

东成电子经营部

DG645数字延时/脉冲发生器

DG645是一种多功能的数字延迟/脉冲发生器，可提供精确定义的脉冲重复率高达10 MHz。该仪器提供了一些改进了旧的设计 - 更低的抖动，更高的精度，更快的触发率，和更多的输出。DG645还具有以太网，GPIB和RS-232接口，用于计算机或网络控制仪器。

延时发生器时序

所有的数字延时发生器测量时间间隔计数快时钟的周期（通常为100兆赫）。大多数数字延时发生器也有短的可编程模拟延迟，以实现更高的分辨率比时钟周期的时间间隔。不幸的是，可能会发生一个时钟周期的定时不确定性（典型值10 ns）触发，如果不与时钟的相位。

DG645消除定时不确定性，通过测量相对于内部时钟的定时的触发器和补偿的模拟延时。这种方法减少了约100×抖动，并允许在任何速率的内部收益率发生器操作 - 不只是一个分的时钟频率的倍数。


前面板输出（50 ns /格）





DG645支持一些复杂触发通过触发释抑和预分频功能的要求。

触发释抑设置连续触发器之间的最短时间。这是非常有用的，如果触发事件在你的应用程序产生一个显着的瞬态噪声，需要时间衰减之前生成的下一个触发。触发释抑也可以用来触发DG645在子的输入触发率的倍数。

触发的预分频使DG645一个更快的源同步触发，但在子原来的触发频率的倍数。例如，DG645可以在1千赫触发的，但与同步模式锁定激光器运行在80 MHz，预分频触发输入80000。此外，DG645还包含一个单独的每个前面板输出分频器，使每个输出操作在子多个触发率。

前面板输出


DG645时序图



有5个前面板输出：T0，AB，CD，EF，GH。该T0输出置的时间周期的持续时间。T0的前缘是零时间基准。编程延迟（A，B，C，D，E，F，G和H）设置从0秒至2000年，用5 ps的分辨率，控制时序的前缘和后缘的四个脉冲输出。

每个前面板输出可以驱动50Ω负载，并有一个50Ω源阻抗。可以设置输出幅度从0.5到5.0 V，输出偏移范围可以在±2 VDC源几乎任何逻辑电平（NIM，ECL，PECL，CMOS等）。输出转换时间在任何输出幅度小于2纳秒。

后面板输出


组合输出


可选的后面板输出接口可支持各种应用。选项??1提供了T0输出和8个可编程延迟（A，B，C，D，E，F，G和H）在5 V逻辑电平，过渡时间小于1 ns。选项??2提供了这些相同的输出，但为30 V，100 ns脉冲小于5 ns过渡时间的时序分布在高噪声环境。选项??3提供了8个组合在5 V逻辑电平输出，提供一至四个脉冲小于1 ns过渡时间。每个输出有一个50Ω源阻抗。

时基

标准时基的精度为5 ppm，和10-8的抖动，这是适用于多种应用。可选时基可为用户谁需要更好的速率和延迟准确性或降低率和延迟抖动。


时序误差与延迟



定时误差1秒的延时可以大作为标准时基的5微秒，OCXO时基为200 ns，但只有铷时基为500 ps（校准后1年）。查看时序误差与延迟图右

对于较短的延迟，抖动通常是20 ps的。然而，对于一个1秒的延时，可以向标准时基抖动到10 ns，而可选的时基贡献的额外抖动小于10ps。见右抖动与延迟图




抖动与延迟


快速上升时间模块

DG645前面板输出转换时间小于2纳秒。SRD1是一个配件，内置到一个在线的BNC连接器，从而降低了前面板的输出的上升时间小于100 ps的。5 SRD1s可以附着到前面板，以减少所有的输出的上升时间。

技术规格：

DG645数字延时/脉冲发生器
Delays延迟
Channels通道	4 independent pulses controlled in position and width.4个独立的脉冲控制位置和宽度。8 delay channels available as an option (seeOutput Optionsbelow)8延时通道可以作为一个选项（见下面的输出选项）
Range范围	0 to 2000 seconds0到2000秒
Resolution决议	5 ps5 PS
Accuracy准确性	1 ns + (timebase error × delay)1 NS +（时基误差×延迟）
Jitter (rms)抖动 ??（rms） Ext.分机。trig.触发。to any output到任何输出 T0to any outputT0到任何输出	25 ps + (timebase jitter × delay)25 PS +（时基抖动×延迟） 15 ps + (timebase jitter × delay)15 PS +（时基抖动×延迟）
Trigger delay触发延迟	85 ns (ext. trigger to T0output)85纳秒（分机触发到T0输出）
External Trigger外部触发
Rate率	DC to 1/(100 ns + longest delay).DC到1 /（100纳秒+最长的延迟）。Maximum of 10 MHz最大为10 MHz
Threshold门槛	±3.50 VDC±3.50 VDC
Slope坡	Trigger on rising or falling edge上升沿或下降沿触发
Impedance阻抗	1 MΩ + 15 pF1MΩ+ 15 PF
Internal Rate Generator内部收益率发生器
Trigger modes触发模式	Continuous, line or single shot连续，线或单次
Rate率	100 μHz to 10 MHz100μHz至10 MHz的
Resolution决议	1 μHz为1μHz
Accuracy准确性	Same as timebase同基
Jitter (rms)抖动 ??（rms）	<25 ps (10 MHz/N trigger rate)<25 PS（10兆赫/ N触发率） <100 ps (other trigger rates)<100 PS（触发率）
Burst Generator突发发生器
Trigger to first T0触发第一T0 Range范围 Resolution决议	0 to 2000 s0至2000年 5 ps5 PS
Period between pulses脉冲之间的时间 Range范围 Resolution决议	100 ns to 42.9 s100纳秒至42.9及● 10 ns10纳秒
Delay cycles per burst每突发周期延迟	1 to 232- 11到232- 1
Outputs (T0, AB, CD, EF and GH)输出（T0，AB，CD，EF，GH）
Source impedance源阻抗	50 Ω50Ω
Transition time转换时间	<2 ns<2纳秒
Overshoot过冲	<100 mV + 10 % of pulse amplitude<100毫伏+脉冲幅度的10％的
Offset抵消	±2 V±2 V
Amplitude振幅	0.5 to 5.0 V (level + offset <6.0 V)0.5?5.0 V（等级+偏移<6.0 V）
Accuracy准确性	100 mV + 5 % of pulse amplitude100毫伏+ 5％的脉冲幅度
General一般
Computer interfaces计算机接口	GPIB (IEEE-488.2), RS-232 and Ethernet.GPIB（IEEE-488.2），RS-232和以太网。All instrument functions can be controlled through the interfaces.通过接口，可以控制仪器的所有功能。
Non-volatile memory非易失性存储器	Nine sets of instrument configurations can be stored and recalled.九套仪器配置可以存储和读取。
Power功率	<100 W, 90 to 264 VAC, 47 Hz to 63 Hz<100 W，90至264伏，47赫兹到63赫兹
Dimensions尺寸	8.5" × 3.5" × 13" (WHL)8.5“×3.5”×13“（WHL）
Weight重量	9 lbs.9磅。
Warranty保	One year parts and labor on defects in materials & workmanship一年部件和人工材料及工艺上的缺陷
Output Options输出选项
Option 1 (8 Delay Outputs on Rear Panel)选项??1（8延迟输出后面板）
Outputs (BNC)输出（BNC）	T0, A, B, C, D, E, F, G and HT0，A，B，C，D，E，F，G和H
Source impedance源阻抗	50 Ω50Ω
Transition time转换时间	<1 ns<1纳秒
Overshoot过冲	<100 mV<100毫伏
Level水平	+5 V CMOS logic+5 V CMOS逻辑
Pulse characteristics脉冲特性 Rising edge上升沿 Falling edge下降沿	At programmed delay在编程延迟 25 ns after longest delay延误时间最长的25 ns后
Option 2 (8 High-Voltage Delay Outputs on Rear Panel)选项??2（8高电压延迟输出后面板）
Outputs (BNC)输出（BNC）	T0, A, B, C, D, E, F, G and HT0，A，B，C，D，E，F，G和H
Source impedance源阻抗	50 Ω50Ω
Transition time转换时间	<5 ns<5纳秒
Levels水平	0 to 30 V into high impedance, 0 to 15 V into 50 Ω (amplitude decreases by 1 %/kHz)0到30 V为高阻状态，0到15 V至50Ω（振幅下降了1％/千赫）
Pulse characteristics脉冲特性 Rising edge上升沿 Falling edge下降沿	At programmed delay在编程延迟 100 ns after the rising edge上升沿后的100 ns
Option 3 (Combinatorial Outputs on Rear Panel)选项??3组合输出（后面板）
Outputs (BNC)输出（BNC）	T0, AB, CD, EF, GH, (AB+CD), (EF+GH), (AB+CD+EF), (AB+CD+EF+GH)T0，AB，CD，EF，GH（AB+ CD），（EF + GH），（AB + CD + EF），（AB + CD + EF + GH）
Source impedance源阻抗	50 Ω50Ω
Transition time转换时间	<1 ns<1纳秒
Overshoot过冲	<100 mV + 10 % of pulse amplitude<100毫伏+脉冲幅度的10％的
Pulse characteristics脉冲特性 T0, AB, CD, EF, GHT0，AB，CD，EF，GH (AB+CD), (EF+GH)（AB + CD），（EF + GH） (AB+CD+EF)（AB + CD + EF） (AB+CD+EF+GH)（AB + CD + EF + GH）	Logic high for time between delays逻辑高之间的时间延迟 Two pulses created by the logic OR of the given channels创建的逻辑“或”的给定的信道的两个脉冲 Three pulses created by the logic OR of the given channels3创建的逻辑“或”的给定的信道脉冲 Four pulses created by the logic OR of the given channels四个脉冲的逻辑“或”的给定的信道创建的
Option SRD1 (Fast Rise Time Module)选项??SRD1（快速上升时间模块）
Rise time上升时间	<100 ps<100 PS
Fall time下降时间	<3 ns<3纳秒
Offset抵消	-0.8 V to -1.1 V-0.8 V至-1.1 V
Amplitude振幅	0.5 V to 5.0 V0.5 V到5.0 V

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